Intel Sandy Bridge. Микроархитектура

Исполнительные устройства

Здесь инженерам Intel так же пришлось немало потрудится, что бы реализовать поддержку все тех же 256-битных инструкций без последствий для размера ядра и энергопотребления.

В Nehalem три исполнительного порта с тремя стеками данных по 128 бит:

В Sandy Bridge модули SIMD FP, отвечающие за обработки операций с плавающей запятой, расширили на два стека по 128 бит:

Такое решение позволяет одной 256-битной инструкции занимать два стека по 128 бит. Это минимально отражается на площади кристалла при теоретическом увеличении скорости операций с плавающей запятой в два раза. Пропускная способность исполнительного конвейера увеличивается до двух 256-битных операций за такт плюс одна операция загрузки. Совместимость с 128-битными инструкциями XMM сохранилась, но смешивание в программном коде инструкций SSE с AVX приведет в существенной потере производительности — для выполнения инструкций SSE процессору необходимо положить верхние 128-битные инструкции AVX в специальный кэш.

Интерфейс памяти

В Nehalem контроллер памяти был соединен с кэшем первого уровня шиной с шириной в 32 байта (16 байт загрузки и 16 байт выгрузки за такт) и имел по одному модулю загрузки и блоку генерации адреса чтения-записи:

Интерфейс памяти Sandy Bridge получил два симметричных канала загрузки данных и шину с кешем первого уровня шириной в 48 байт (32 байта чтения + 16 байт записи на такт):